인터커넥트 표준 지원 확대

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키사이트테크놀로지스가 AI 및 데이터 센터 애플리케이션을 위한 고속 디지털 칩렛 설계 솔루션인 칩렛 PHY 디자이너 2025(Chiplet PHY Designer 2025)를 출시하였다. 이번 업그레이드를 통해 Universal Chiplet Interconnect Express™(UCIe™) 2.0 표준에 대한 시뮬레이션 기능이 추가되었으며, 오픈 컴퓨트 프로젝트(OPC, Open Compute Project), BoW(Bunch of Wires) 표준도 새롭게 지원한다. 이 소프트웨어는 고급 시스템 수준 칩렛 설계 및 다이-투-다이(D2D) 설계 솔루션으로, 실리콘 생산 전(Pre-Silicon) 검증을 가능하게 하여 테이프아웃 과정을 더욱 효율적으로 진행할 수 있다.
AI 및 데이터 센터 칩이 점점 더 복잡해짐에 따라 칩렛 간 안정적인 통신이 성능을 결정짓는 중요 요소가 되고, 이를 해결하기 위해 업계에서는 UCIe 및 BoW와 같은 개방형 표준을 도입한다. 이러한 표준은 2.5D/3D 패키징 및 고급 패키지 기술에서 칩렛 간 인터커넥트 방식을 정의하며, 이를 준수하는 칩렛 설계는 상호 운용성을 높이고 반도체 개발 비용과 리스크를 줄이는 데 기여한다.
칩렛 PHY 디자이너 2025는 다양한 기능을 통해 칩렛 설계를 더욱 정밀하고 효율적으로 수행할 수 있도록 지원한다. 무엇보다 업데이트를 통해 UCIe 2.0 및 BoW 표준을 준수하는 설계를 검증할 수 있어, 최신 패키징 생태계에서 칩렛의 원활한 통합이 가능해졌다. 또한 전압 전달 함수(Voltage Transfer Function, VTF) 등의 자동 시뮬레이션 및 규정 준수 테스트 설정을 지원하여 칩렛 설계 워크플로를 단순화하고, 설계 초기 단계에서 정확성을 높일 수 있다.
이 소프트웨어는 또한 신호 무결성, 비트 오류율(Bit Error Rate, BER), 크로스톡 분석을 통해 실리콘 재설계(Re-spin)의 위험을 줄이고, 고속 인터커넥트의 동기화 강화를 위하여 쿼터 레이트 데이터 속도(Quarter-Rate Data Rate, QDR)와 같은 고급 클로킹 기법 분석도 지원한다. 이를 통해 설계자는 더욱 정밀한 클로킹 시스템을 구현할 수 있다.

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