계장기술(PROCON)

기술정보 (연재)EtherNet/IP에서 Edge까지<2회>

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작성자 최고관리자 댓글 0건 조회 106회 작성일 22-12-14 15:07

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4. 이더넷 노드의 아키텍처

이더넷 노드는 하드웨어 아키텍처와 소프트웨어 아키텍처로 구성된다. 하드웨어 측면에서, 아키텍처는 멀티포트 장치의 경우 프로세서 – MAC 스위치 – MAC – PH Y(Physical Layerprocol)일 수 있다. 아키텍처는 그림 2에 나와 있다. 어떤 프로세서를 사용하든 이더넷 MAC과 페어링 된다. 많은 경우 PHY는 전력 소모, 칩 다이 영역(Chip die area) 및 비용 고려 사항으로 인해 온 칩에 통합되지 않는다. 또한, 실시간 애플리케이션에서 PHY 성능은 매우 중요하므로 PHY를 별도로 두면 설계자가 애플리케이션에 적합한 PHY를 선택할 수 있다. 따라서, PHY가 MAC과 통합되지 않을 시 PHY에 대한 인터페이스는 10/100BASE-TX(10/100 Mb/s) 이더넷의 경우 GM II(IEEE 802.3)3) 또는 RGMII(RMII 사양)4)이며, 1000-BASE 이더넷의 경우 GMII(IEEE 802.3)이다. 이러한 인터페이스들은 레이아웃 고려 사항으로 인해 수많은 핀과 추가 보드 공간을 소비하는 많은 고속 신호들을 포함한다. MII 인터페이스에 필요한 핀의 수가 많기 때문에 인터페이스를 설계의 나머지 부분(전원, 소음 등)에서 분리하기가 어렵다.
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하드웨어 아키텍처는 또한 이더넷 프레임을 큐잉하기 위한 프로세서 성능과 메모리 간의 균형을 이루어야 한다. MAC이 있는 단순한 프로세서는 프레임의 수신과 전송을 위한 단순한 FIFO를 갖는 경우가 많다. 일반적으로 이러한 FIFO는 프레임 크기에 따라 1~10개의 프레임만 수용할 수 있다. 간단한 장치는 짧은 버스트 일지라도 이러한 프레임을 매우 빠르게 처리해야 한다. 또는 FIFO가 가득찼기 때문에 프레임이 손실된다. 이것은 하드웨어 설계자가 모든 이더넷 프레임을 처리하기 위해 더 빠른 프로세서를 선택하거나, 이더넷 프레임이 손실되지 않도록 더 큰 메모리를 선택해야 한다는 것을 의미한다. 그러므로 하드웨어 설계자는 이더넷 인터페이스에 대한 모든 프로토콜 요구사항을 이해하는 것이 중요하다.

대부분의 MAC은 이더넷 프레임의 수를 줄이기 위해서 필터 로직을 가지고 있지만, 프로세서는 여전히 필터 로직을 통과하는 모든 이더넷 프레임을 서비스해야 한다. 이러한 MAC 필터는 일반적으로 일반적인 필터링 기능만을 가지고 있기 때문에 프로세서에 더 큰 부담을 주고, 노드의 작동 상태에 중요하지 않은 프레임을 읽고 평가하고 폐기하는 대역의 폭을 증가시킨다.

또한, 특정 프로파일 규정 준수를 위해 지원해야 하는 프로토콜의 수가 증가함에 따라 프로세서의 플래시 및 RAM 크기는 복잡성이 증가한다. 실제로 하드웨어 설계자가 어떤 프로토콜을 사용할지 추측하는 것은 거의 불가능하기 때문에, 플래시와 RAM 크기는 모든 프로토콜을 수용할 수 있는 충분한 공간을 확보하기 위해 크게 유지된다. 대부분의 경우, 온칩(On-chip) 플래시와 RAM은 프로토콜을 수용하기에 충분하지 않다. 물론, 이로 인해 노드의 전력과 비용이 증가한다.

소프트웨어 측면에서 아키텍처는 OSI 모델 또는 TCP/IP 모델을 따른다. 그러나 어떤 경우에도 소프트웨어는 TCP/IP 스택에 포함된 프로토콜과 시간 동기화 요구사항에 따라 어떤 유형의 PTP 스택을 포함할 수 있는 산업용 이더넷 스택을 활용할 것이다. 이 소프트웨어 아키텍처는 그림 3에 나와 있다.


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<참고문헌>

3) IEEE 802.3, IEEE Standard for Ethernet,
https://standards.ieee.org
4) RMII Specification, Rev. A, RMII Consortium 1998, http://ebook.pldworld.com/_eBook/-Telecommunications,Networks-/TCPIP/RMII/rmii_rev12.pdf


<약어 리스트>

• APL : Advanced Physical Layer
• ARP : Address Resolution Protocol
• BOOTP : Boot Protocol
• DAC : Digital-to-Analog Converter
• DHCP : Dynamic Host Configuration Protocol
• DMA : Direct Memory Access
• EEPROM : Electrically Erasable Programmable Read Only Memory
• ESD : Electro-Static Discharge
• FIFO : First In First Out
• GMII : Gigabit Media Independent Interface
• HART : Highway Addressable Remote Transducer
• HMI : Human Machine Interface
• HTTP : Hyper Text Transfer Protocol
• ICMP : Internet Control Message Protocol
• IEEE : Institute for Electrical and Electronic Engineers
• IP : Internet Protocol
• LED : Low-complexity Ethernet Device
• LLDP : Link Layer Discovery Protocol
• MAC : Media Access Controller
• MII : Media Independent Interface
• PHY : Physical Layer Device
• PLC : Programmable Logic Controller
• PTP : Precision Time Protocol
• RAM : Random Access Memory
• RGMII : Reduced Gigabit Media Independent Interface
• RMII : Reduced Media Independent Interface
• RSTP : Rapid Spanning Tree Protocol
• SPI : Serial Peripheral Interface
• SNMP : Simple Network Management Protocol
• SSL : Secure Socket Layer
• TCP : Transmission Control Protocol
• TLS : Transport Layer Security
• UDP : User Datagram Protocol
• 10SPE : 10 Megabit Single Pair Ethernet